2022年软件设计师计算机体系结构考点：存储系统（2）

【考法分析】

一般以选择题形式考查，要求判断相关概念描述是否正确，Cache映射方式的对比区分，Cache映射方式的控制由硬件直接控制。

【要点分析】

1、Cache的相关概念：理论依据（局部性原理），大小、速度、成本等对比。

Cache的工作原理是基于程序访问的局部性。对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然地具有时间上集中分布的倾向。

Cache 存储器部分用来存放主存的部分拷贝（副本）信息。控制部分的功能是判断 CPU 要访问的信息是否在 Cache 存储器中，若在即为命中，若不在则没有命中。命中时直接对 Cache 存储器寻址;未命中时，要按照替换原则决定主存的一块信息放到Cache 存储器的哪一块里。

Cache(高速缓存)

作用：提高CPU对主存的访问速度。Cache是访问速度最快的层次。

特点：容量小，速度快，成本高

性能分析：若H代表对Cache的命中率，t_c为Cache的读写时间，t_m为主存的读写时间，则Cache的等效访问时间t_a为：t_a = Ht_c + (1-H)t_m

2、Cache映射方式：全相联、组相联、直接相联映像的对比（冲突率依次增高，电路复杂度依次降低）。

3.中断方式

①多中断信号线法：每个中断源都有属于自己的一根中断请求信号线向着CPU提出中断请求。

②中断软件查询法：当CPU检测到一个终端请求新号后，即转入到中断服务程序去【轮询】需每个中断源确定是谁发出了中断请求信号

③菊花链法：硬件查询方法。所有的I/O模块共享一根共同的中断请求线，中断确认信号以链式在各模块间相连。当CPU检测到中断请求信号时，则发出中断确认信号。中断确认信号依次在I/O模块间传递，直到发出请求的模块。该模块把它的ID送往数据线由CPU读取。

④总线仲裁法：一个I/O设备发出中断请求之前，必须先获取总线控制权。当CPU发出中断信号后，该设备把自己的ID发往数据线。

⑤中断向量表法：保存各个中断源的中断服务的【入口地址】

【备考点拨】

由于局部性原理不能保证所请求的数据百分之百地在Cache中，这里便存在一个命中率。即CPU在任一时刻从Cache中可靠获取数据的几率。

【相关考题】

1.在cpu内外常需设置多级高速缓存cache，主要目的是( )。

A、扩大主存的存储容量

B、提高cpu访问主存数据或指令的效率

C、扩大存储系统的存量

D、提高cpu访问内外存储器的速度

信管网参考答案及解析：www.cnitpm.com/st/4171911819.html

2.高速缓存Cache 与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为4 块，每块1MB，主存容量为256MB。 若主存读写时间为30ns，高速缓存的读写时间为3ns，平均读写时间为3.27ns，则该高

缓存的命中率为（1）%。若地址变换表如下所示，则主存地址为8888888H时，高速缓存地址为（2）H。

（1）A、90

B、95

C、7

D、99

（2）A、488888

B、388888

C、288888

D、188888

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